Descriptif du poste: Contexte : Vous contribuez à la vérification de solutions hardware de pointe dans le domaine des semi-conducteurs, en particulier les IP Network-on-Chip (NoC) hautement paramétrables de l'entreprise. Vous êtes responsable de la définition, de l'implémentation et de l'exécution de stratégies de vérification robustes, garantissant la qualité, la fiabilité et les performances des IP matérielles. Missions principales :  * Définir, documenter, développer et exécuter des environnements de vérification RTL et des plans de tests/couverture pour des IP hautement paramétrables * Développer des bancs de test et des infrastructures de vérification en Python et C++, compatibles avec les principaux simulateurs RTL (Cadence, Synopsys, etc.) * Implémenter et maintenir les composants de vérification tels que BFMs, moniteurs et checkers * Maintenir et améliorer les flux de vérification existants, les métriques de couverture et le niveau d'automatisation * Collaborer étroitement avec les équipes de conception RTL et d'architecture afin d'identifier et de résoudre les problématiques de vérification Profil recherché: Diplômé(e) d'un Doctorat ou Master en électronique, informatique, microélectronique ou domaine connexe, (ou expérience professionnelle équivalente), vous avez min. 5 ans d'expérience industrielle en tant qu'ingénieur de vérification hardware. Compétences requises :  * Solide compréhension de la conception matérielle RTL * Maîtrise de VHDL, Verilog, SystemVerilog, SystemC, C++, Python * Forte expérience dans l'utilisation et le développement de méthodologies et d'infrastructures de vérification * Connaissance des scripts Shell * Bonne compréhension des protocoles de communication hardware * Excellentes capacités d'analyse, de résolution de problèmes et sens du détail * Capacité avérée à travailler efficacement en équipe * Bonne communication écrite et orale en français et en anglais Compétences requises :  * Expérience en vérification formelle * Connaissance des technologies d'interconnexion (NoC, interconnect IP) * Connaissance du contexte EDA et des flux de conception SoC