L'ingénieur en conception de circuits intégrés pour le test sera un membre clé de l'équipe de développement du système sur puce. Il est responsable de la conception, de la mise en œuvre et de la vérification de l'infrastructure de test requise pour le circuit intégré sécurisé CDI de Thales. Principales responsabilités : - Développer et mettre en œuvre des architectures de test robustes pour les circuits intégrés numériques et à signaux mixtes. - Effectuer l'insertion et la validation des scans, en optimisant les chaînes de scans pour une couverture élevée des défauts. - Générer et valider des modèles de test ATPG, en minimisant le nombre tout en maximisant la couverture. - Concevoir et intégrer des structures BIST ; assurer la couverture de la mémoire et des composants critiques. - Effectuer des simulations de défaillance et analyser les résultats afin d'optimiser les méthodologies de test. - Effectuer des analyses de la couverture des tests et mettre en œuvre des améliorations. - Vérifier et valider les implémentations DFT par simulation. - S'assurer que les conceptions DFT sont conformes aux règles de conception et aux directives de fabrication. - Développer et optimiser les vecteurs de test ; les valider avec les ingénieurs de test. - Créer et maintenir des bancs d'essai ; développer des scripts pour l'automatisation des tests. - Collaborer avec les ingénieurs d'essai sur les plans d'essai et la validation du matériel. - Aider au débogage des échecs des tests et à l'analyse des données de rendement. - Documenter les méthodologies DFT et préparer des rapports sur les résultats des tests. - Veiller à ce que les implémentations DFT soient conformes aux normes industrielles ; se tenir au courant des avancées en matière de DFT. Compétences techniques clés requises : - Expertise en conception numérique et en conception RTL à l'aide de VHDL, Verilog, SystemVerilog. - Connaissance approfondie des techniques DFT, de l'insertion de balayage, du BIST, de l'ATPG et du balayage de frontière. - Excellente et profonde connaissance des algorithmes de test SRAM et des défauts. - Expérience avec les outils EDA de Cadence, Synopsys, Mentor Graphics. - Maîtrise de la simulation des défauts, de l'analyse de la couverture des tests et de l'écriture de scripts (Python, Perl, Tcl). - Expérience des outils d'analyse de la synchronisation et du débogage du silicium ; connaissance des normes de test. - Solides compétences en matière de collaboration, d'analyse et de résolution de problèmes. - Excellentes aptitudes à la communication. Compétences et connaissances supplémentaires : - Expérience des produits de type automobile, M2M visant des taux de défaut très faibles sur le silicium. Familiarité avec les processeurs Risc-V et la sécurité dans les circuits intégrés (canal latéral, fautes). - Connaissance des problèmes de sécurité dans les circuits intégrés de sécurité - Connaissance des domaines technologiques avancés et des IP d'interface (I3C, PCIe, etc...) - Compréhension des processus de certification (Critères communs, AIS31, FIPS, CQM, RF). Langues : - Maîtrise de l'anglais et du français. - La maîtrise de la langue arabe est un plus, en cas d'interactions sur site