Descriptif du poste: En intégrant cette équipe dans un contexte international, tu participeras au développement et à l'amélioration d'environnement de vérification pour des SOCs IOT complexes.    Pour mener à bien cette mission challengeante, tu devras : - Rédiger des plans de vérification à partir des documents techniques des SoC - Développer ou modifier des environnements de test en SystemVerilog-UVM - Développer des tests en SystemVerilog et C - Analyser et debugger les résultats des simulations - Rédiger des rapports de vérification - Proposer des amélirations du processus et flow de vérification   L'objectif c'est de participer à un projet ambitieux et évoluer! Profil recherché: minimum 5 ans d'expérience en Digital Verification Connaissances avancées en System Verilog et simulations aléatoires associées Expérience significative d'utilisation des la librairie UVM Bonnes connaissances des concepts de programmation orienté objet Connaissance du flow Cadence Envie de résoudre des problèmes et debbuger Bon anglais oral et écrit (équipe internationale)