Descriptif du poste: Le poste Vous intervenez sur l'intégration et l'optimisation des solutions Design For Test (DFT) sur des architectures ASIC/SoC avancées. Votre rôle : assurer la testabilité et la couverture de test des designs tout au long du cycle de développement. Vos missions * Participer à l'intégration des solutions DFT sur des architectures ASIC/SoC * Mettre en œuvre les méthodologies de test : * Scan insertion * ATPG * MBIST * LBIST * JTAG / Boundary Scan * Développer et maintenir les flows DFT * Participer à l'analyse de couverture de test et à l'optimisation ATPG * Collaborer avec les équipes RTL, verification, physical design et validation silicium * Contribuer au debug des problématiques DFT et aux phases de bring-up silicium * Participer à l'amélioration continue des méthodologies et outils de test       Profil recherché: Environnement technique * ASIC / SoC * Verilog / SystemVerilog * Tessent * Synopsys DFT Compiler * Cadence Modus * ATPG * STA * Architectures multi-cœurs * RISC-V / ARM * AXI / PCIe / NoC Profil recherché * Formation Bac+5 / Ingénieur en électronique ou microélectronique * Première expérience ou expérience confirmée en DFT * Bonne compréhension des architectures digitales et flows ASIC * Connaissances en RTL et méthodologies de test * Capacité à évoluer dans des environnements techniques complexes * Esprit d'analyse, rigueur et travail en équipe Informations * Localisation : Grenoble ou Aix-en-Provence ou Toulouse ou Bordeaux ou Rennes ou IDF * Type de contrat : CDI * Démarrage : ASAP * Rémunération : selon profil Pourquoi rejoindre ce projet ? * Intervenir sur des projets innovants dans le domaine du semi-conducteur * Évoluer sur des architectures hardware avancées * Participer à des projets critiques à forte valeur technologique * Monter en compétence sur des technologies et méthodologies de pointe