Descriptif du poste:\n\nLe poste\nVous intervenez sur l'intégration et l'optimisation des solutions Design For Test (DFT) sur des architectures ASIC/SoC avancées.\nVotre rôle : assurer la testabilité et la couverture de test des designs tout au long du cycle de développement.\n\nVos missions\n* Participer à l'intégration des solutions DFT sur des architectures ASIC/SoC\n* Mettre en œuvre les méthodologies de test :\n* Scan insertion\n* ATPG\n* MBIST\n* LBIST\n* JTAG / Boundary Scan\n* Développer et maintenir les flows DFT\n* Participer à l'analyse de couverture de test et à l'optimisation ATPG\n* Collaborer avec les équipes RTL, verification, physical design et validation silicium\n* Contribuer au debug des problématiques DFT et aux phases de bring-up silicium\n* Participer à l'amélioration continue des méthodologies et outils de test\n \n \n \n\nProfil recherché:\n\nEnvironnement technique\n* ASIC / SoC\n* Verilog / SystemVerilog\n* Tessent\n* Synopsys DFT Compiler\n* Cadence Modus\n* ATPG\n* STA\n* Architectures multi-cœurs\n* RISC-V / ARM\n* AXI / PCIe / NoC\nProfil recherché\n* Formation Bac+5 / Ingénieur en électronique ou microélectronique\n* Première expérience ou expérience confirmée en DFT\n* Bonne compréhension des architectures digitales et flows ASIC\n* Connaissances en RTL et méthodologies de test\n* Capacité à évoluer dans des environnements techniques complexes\n* Esprit d'analyse, rigueur et travail en équipe\nInformations\n* Localisation : Grenoble ou Aix-en-Provence ou Toulouse ou Bordeaux ou Rennes ou IDF\n* Type de contrat : CDI\n* Démarrage : ASAP\n* Rémunération : selon profil\nPourquoi rejoindre ce projet ?\n* Intervenir sur des projets innovants dans le domaine du semi-conducteur\n* Évoluer sur des architectures hardware avancées\n* Participer à des projets critiques à forte valeur technologique\n* Monter en compétence sur des technologies et méthodologies de pointe\n