POSTE : Ingénieur en Digital Front-End Asic - Fpga - Soc IA & Risc H/F DESCRIPTION : Nous sommes à la recherche de talentueux ingénieurs pour rejoindre nos équipes et contribuer à des projets stimulants dans les domaines de l'automobile, des supercalculateurs, de l'IoT et de la Défense. En tant qu'ingénieur, vous serez un acteur clé dans le processus de conception de circuits intégrés, avec pour objectif principal l'intégration d'une intelligence artificielle via l'architecture RISC-V. Voici les différentes tâches associées à la mission : - Collaborer activement à la définition des spécifications et de l'architecture du circuit intégré, en contribuant à la conception globale du projet. - Développer des descriptions de modules en utilisant des langages tels que VHDL, Verilog ou SystemVerilog, en mettant en avant votre expertise technique. - Mettre en oeuvre avec précision la description RTL de ces blocs, en veillant à respecter les normes de qualité élevées. - Assurer la vérification approfondie des modules grâce à des tests unitaires et en mettant en pratique la méthodologie UVM pour garantir la fiabilité du circuit. - Superviser l'intégration au niveau top du circuit, en veillant à une cohérence optimale entre les différents blocs. - Élaborer et exécuter le plan de vérification en étroite collaboration avec l'équipe de vérification, en veillant à l'efficacité des processus. - Assurer un suivi proactif du développement, en intervenant sur la correction des bugs et en contribuant à l'enrichissement des fonctionnalités, démontrant ainsi un engagement continu envers l'amélioration du projet. L'agence de rattachement de cette offre se situe à Nice-sophia-antipolis. L'agence de rattachement de cette offre se situe à Nice-sophia-antipolis. L'agence de rattachement de cette offre se situe à Nice-sophia-antipolis. L'agence de rattachement de cette offre se situe à Nice-sophia-antipolis. L'agence de rattachement de cette offre se situe à Nice Sophia-Antipolis. - Maîtrise d'un langage de description RTL (VHDL, Verilog, SystemVerilog). - Première expérience en développement d'ASIC ou en prototypage FPGA. - Maîtrise ou connaissance d'outils de conception tels que Synopsys, Cadence, Mentor, Siemens, Quartus, Vivado. - Expérience dans la gestion de versions avec GIT ou un équivalent. - Aptitude à travailler en anglais, aussi bien à l'écrit qu'à l'oral. 40 000 - 60 000 Eur (€) PROFIL :