Descriptif du poste: Step Up recherche un ingénieur de conception d'IP numériques pour renforcer son équipe Digital Design. Le poste s'adresse à un profil passionné par la conception RTL, le développement d'IP réutilisables, l'implémentation FPGA et l'optimisation de solutions hautes performances destinées à des architectures avancées (IA, DSP, connectivité, vision ou smart-edge). ️ Missions principales 1. Conception & architecture RTL Développer des blocs RTL performants en VHDL / Verilog / SystemVerilog. Concevoir des datapaths DSP, pipelines haut débit et contrôleurs FSM. Définir des architectures modulaires et configurables via generics ou parameters. Garantir la qualité et la réutilisabilité des IP au sein de plateformes SoC ou FPGA. 2. Implémentation FPGA & outillage Réaliser la synthèse, le placement & routage, et la génération du bitstream à l'aide de Xilinx Vivado. Générer ou intégrer des IP FPGA (PCIe, mémoires, DSP blocks.) via les outils Vivado IP. Participer à la préparation des environnements FPGA (Virtex-7, UltraScale, Versal.). 3. Vérification & validation Développer des testbenches dirigés, environnement de simulation RTL et tests de non-régression. Participer à des flux de vérification modernes incluant UVM lorsque nécessaire. Utiliser les outils de debug FPGA (ILA, VIO) pour diagnostiquer les designs en cible. 4. Optimisation & performance Optimiser l'utilisation des ressources FPGA (DSP, BRAM, LUT). Assurer la fermeture de timing sur les plateformes cibles. Tenir compte des contraintes de consommation, d'encombrement et de latence. 5. Collaboration & intégration Travailler avec les équipes system, software, algorithmie et architecture. Participer à l'intégration des IP dans des sous-systèmes complets nécessitant : - bus AXI, - interfaces haut débit, - blocs de calcul IA/vision/DSP, etc. Contribuer aux revues techniques, aux spécifications et à la documentation. Profil recherché: Langages & conception RTL Maîtrise de VHDL, Verilog ou SystemVerilog. Conception structurée (datapath / control), pipelines et DSP. ✔ Outils EDA & FPGA Maîtrise de Vivado Design Suite pour : - P&R, - génération de bitstream, - génération d'IP FPGA. Connaissance de Synopsys Synplify Pro appréciée. Connaissance des contraintes .XDC et de la STA. ✔ Vérification - Simulation RTL (xsim, ModelSim, IUS.). - Méthodologies UVM ou équivalentes (s'appuyant sur les workflows de vérification IP documentés). ✔ Interfaces & architectures - Connaissance des standards AXI (Lite, Stream, MM). - Notions en SoC, DSP, radio ou traitement du signal appréciées. Profil recherché - Diplôme d'ingénieur ou master en électronique, systèmes embarqués, microélectronique ou similaire. - Une expérience en conception RTL/FPGA (stage, alternance ou poste confirmé) - 3 ans minimum d'expérience sur la suite Xilinx Vivado - Goût pour les systèmes avancés (IA edge, vision, wireless, DSP, smart-edge). - Maitrise de l'anglais & du français Atouts appréciés - Expérience sur plateformes FPGA avancées (Virtex-7 / UltraScale / Versal.). - Intérêt pour les systèmes RISC-V, DSP, IA embarquée, 5G ou connectivité avancée. - Connaissance des scripts TCL ou Python pour l'automatisation. - Expérience en packaging d'IP ou en intégration dans un flow FPGA complet.