Descriptif du poste: Dans le cadre de 2 nouveaux projets automobiles pour des futures systèmes autonomes et connectés, la mission consiste à prendre en charge la vérification bloc/top level de SoC complexes : Les principaux objectifs des postes sont : * Analyse de l'architecture * Rédiger la plan de vérification bloc (PCIx, DMA, HSM, PMU...) * Rédiger les plans de test * Implémenter et exécuter les testcases en UVM/SsystemVerilog ou dirigé (VHDL/C) * Debug puis remontée au designer     L'agence de rattachement de cette offre se situe à Nice-sophia-antipolis. Profil recherché: * Maitrise d'un langage de description RTL (Verilog ou VHDL) * Connaissance du SystemVerilog et de la méthodologie UVM * Anglais courant (écrit et oral)