Descriptif du poste: * Définition et spécification d'architectures d'ASIC (Fonctionnelle et Testabilité) * Modélisation en RTL (VHDL, Verilog) avec une emphase sur la conception de modules ASIC. * Vérification de la modélisation dans un environnement ASIC (UVM, .) * Implementation & simulation du Design For Test (DFT, ATPG) * Design physique du circuit jusqu'au GDSII (Synthèse, PlacementRoutage, DRC, LVS)       3 raisons de nous rejoindre :  * Qualité de vie au travail : accord de télétravail en France et à l'international, accord sur l'égalité professionnelle, la parentalité, l'équilibre des temps et la mobilité durable.   * Apprentissage en continu : certifications et formations en libre accès, accompagnement sur mesure avec votre carrer manager, parcours d'intégration sur 9 mois.   * Avantages groupe & CSE : plan actionnariat, activités à tarifs préférentiels, remboursement partiel vacances, remboursement de votre abonnement sportif ou culturel.  Profil recherché: Idéalement issu(e) d'une école d'ingénieur ou d'une formation universitaire Bac+5 en (micro)électronique. Tout niveau d'expérience sera considéré, du débutant à l'expert. Le poste est également ouvert aux techniciens expérimenté(e)s (10 ans minimum) spécialisés dans la conception des ASIC.  Compétences recherchées : * Vous avez une expérience sur des ASICs, MPU, MCU ou des FPGA embarquant les ISA ou fonctionnalités suivantes (ARM, RISCV, CML, NOC, PCIe, CXL, DDR, HBM, USB, I3C .) * Codage VHDL et/ou System Verilog ou Verilog ou SystemC (IP, Top, Test Bench, OVM, UVM) * Conception de module RTL (IP) et intégration-création de Top * Vérification virtuelle de modules et d'ASIC Top (RTL & timings - C, C++, UVM) * Design for Test (DFT), implementation, generation, simulation, debug des patterns ATPG * Synthèse, STA, Preuve formelle * Définition des contraintes de placement et de timings * Implémentation et vérification physique (Floorplan, Partitionnement, Pad Ring, Place and Route, DRC, LVS, EMIR, contraintes Package ; DEF/LEF/GDSII) * Support aux équipes & clients après Tape Out * Connaissance des outils EDA ASIC (Cadence, Siemens, Synopsys) * Automatisation de tests (Tcl, Python).