Descriptif du poste: Mission Nous recherchons un(e) ingénieur(e) en Design RTL (Verilog) expérimenté(e) pour une mission axée sur le développement RTL, incluant les bancs de test SystemVerilog et le support FPGA. Le/La candidat(e) idéal(e) maîtrisera Verilog et le flux de conception ASIC pour les applications de protocoles de communication. Il/Elle travaillera au sein d'une équipe de conception ASIC pour personnaliser des modules IP sans fil destinés à être implémentés dans des SoC ou ASIC plus complexes. Il/Elle aura une expérience confirmée en optimisation de la consommation et de la surface. Il/Elle collaborera avec des architectes numériques, des experts en algorithmes et en vérification pour développer des solutions de pointe grâce à un code performant et de haute qualité. Il/Elle sera capable d'analyser les compromis de conception et de garantir la fonctionnalité des circuits implémentés par rapport au modèle disponible, tout en participant aux activités de vérification. Il/Elle sera autonome et capable de rédiger la documentation technique et d'assurer le support client. Profil recherché: Responsabilités - Concevoir et mettre à jour des modules à partir des spécifications d'architecture et garantir leur conformité au modèle de référence. - Écrire du code RTL Verilog efficace et de haute qualité. - Développer des bancs de test complexes pour la vérification fonctionnelle. - Analyser les problèmes et collaborer avec les architectes et les experts en algorithmes pour identifier les solutions et les compromis de conception. - Utiliser Synopsys Design Compiler pour la synthèse au niveau module ou la synthèse globale, ainsi que Prime Power pour les simulations de consommation, analyser les rapports, résoudre les problèmes et identifier les compromis pour l'optimisation surface/consommation. - Utiliser Synopsys Spyglass pour évaluer et améliorer la qualité du code. - Assister le client dans l'implémentation FPGA, ainsi que dans le débogage et la validation. - Rédiger la documentation technique décrivant la microarchitecture, les interfaces et les tests au niveau module.   Profil - Licence ou Master électronique/microélectronique ou équivalent. Expertise RTL (Verilog), Flux ASIC/FPGA avec expérience  en conception RTL et vérification d'ASIC. - Expertise Verilog et SystemVerilog. - Maîtrise des langages de script (Shell, TCL) pour l'automatisation des outils. - Maîtrise du développement sous systèmes de contrôle de version. - Excellentes capacités d'analyse et de résolution de problèmes, et aptitude à travailler en autonomie. - Connaissance de la synthèse FPGA avec DC Compiler.