Descriptif du poste: ? Piloter et gérer le flux d'intégration RTL-to-Post CTS pour des blocs hiérarchiques de grande taille et le SoC de niveau top. ? Gérer l'intégration DFT au niveau bloc et top, incluant le scan stitching et l'implémentation des modes de test. ? Intégrer de multiples IP et sous-systèmes (dont des PHY haute vitesse et des contrôleurs tels que UCIe, PCIe, HBM), en garantissant la connectivité de test et les contraintes de timing. ? Définir et gérer les stratégies d'intégration hiérarchique, incluant le partitionnement, les recommandations de floorplanning et le budgétage des interfaces (timing, congestion, alimentation et test). ? Développer, maintenir et valider les contraintes de timing et de test (SDC), y compris les scénarios multi-mode multi-corner (MMMC) couvrant les modes fonctionnel et test. ? Piloter la fermeture du timing à travers la hiérarchie, incluant la correction setup/hold et l'implémentation des ECO post-CTS, avec une pleine maîtrise des chemins de test et de l'impact du scan. ? S'assurer que les structures DFT sont correctement implémentées et préservées tout au long du place & route (chaînes de scan, logique de compression, points de test, boundary scan). ? Collaborer étroitement avec les équipes logiciels embarqués et test pour valider les patterns fonctionnels et de test. ? Gérer l'intégration des fonctionnalités de test : compression scan, MBIST, boundary scan (IEEE 1500, IEEE 1687). ? Analyser les rapports STA en modes fonctionnel et test. ? Développer des scripts d'automatisation (Tcl, Python, Bash, CMake) pour améliorer la robustesse des flux d'intégration et DFT. ? Assurer la traçabilité de l'évolution des flux avec Git. Profil recherché: Formation et expérience : ? Diplôme de Master en Génie électrique, Microélectronique ou domaine connexe. ? minimum 3 ans d'expérience pertinente en intégration de design numérique, conception physique ou intégration DFT. Compétences techniques indispensables : o Maîtrise du flux RTL-to-GDSII (synthèse, place & route, CTS, optimisation post-CTS). o Intégration et implémentation DFT (chaînes de scan, compression, MBIST, Interface IP BIST). o Intégration hiérarchique et assemblage de SoC de grande échelle. o Analyse de timing statique (STA) incluant les modes de test et contraintes (SDC, MMMC). o Expérience pratique avec les outils EDA standards de l'industrie. Compétences appréciées : o Flux ATPG, analyse de couverture de test et validation de patterns. o Intégration d'interfaces haute vitesse (PCIe Gen5/6, UCIe, HBM ou équivalent). o Conception d'arbre d'horloge incluant les stratégies de scan clocking et test clock. o Techniques de conception basse consommation (UPF/CPF). o Intégrité du signal et fermeture timing avec prise en compte du crosstalk. o Compétences solides en scripting et automatisation (Tcl, Python, CMake). o Connaissance de la philosophie et l'utilisation de Git. Atouts supplémentaires : o Familiarité avec les architectures SoC IA/calcul à grande échelle. o Expérience avec la conception à base de chiplets et le packaging avancé (2.5D/3D, interposeurs). o Connaissance du bring-up silicium, du débogage de test et de l'analyse du rendement. o Expérience dans des environnements hautement collaboratifs et transverses.