Descriptif du poste:\n\nImplémentation Physique (Synthèse vers GDSII) :\n\nConduire l'ensemble du processus d'implémentation physique, assurant une transformation efficace du design et de la synthèse vers le format GDSII.\n\nSynthèse DC/DCTopo :\n\nMaîtriser les outils d'implémentation physique orientés ASIC tels que IC Compiler de Synopsys et Innovus de Cadence pour optimiser les performances du design tout en respectant les contraintes.\n\nDFT (Design For Testability) :\n\nIntégrer des techniques de DFT pour garantir la testabilité du produit final, en mettant en œuvre des mécanismes de test efficaces.\n\nVérifications d'équivalence et Simulation Gate-Level :\n\nExécuter des vérifications d'équivalence à différentes étapes du flux de conception, tout en assurant des simulations gate-level pour valider le comportement du design.\n\nAnalyses Timings et Debug :\n\nMener des analyses minutieuses des timings pour optimiser les performances du circuit, tout en identifiant et résolvant rapidement les problèmes de conception.\n\nPlacement, optimisation, synthèse de l'arbre d'horloge et routage :\n\nSuperviser le placement stratégique des composants, l'optimisation globale du design, la synthèse de l'arbre d'horloge et le routage, garantissant ainsi une intégrité du signal optimale.\n\nVérifications d'approbation :\n\nInitier des vérifications rigoureuses pour garantir que le design répond aux normes requises, assurant ainsi que la puce puisse être fabriquée avec succès.\n\nEcriture du GDSII :\n\nFinaliser le processus en générant le fichier GDSII, prêt à être utilisé dans la phase de fabrication.\n\nL'agence de rattachement de cette offre se situe à Valbonne Sophia Antipolis.\n\nProfil recherché:\n\n\n* Ingénieur(e) de formation avec une solide expérience en implémentation physique sur des cibles ASIC/SOC.\n\n* Maitrise des outils tels que IC Compiler de Synopsys et Innovus de Cadence.\n\n* Compétence avancée dans le langage TCL ou Python.\n\n* Connaissance approfondie des langages Verilog et/ou SystemVerilog.\n\n* Expérience dans l'implémentation de blocs en technologie avancée (40, 28nm...) et de floorplanning d'ASIC complexes (15M d'instance et +...).\n\n* Maîtrise de l'anglais (écrit et oral) pour une coopération efficace avec des ingénieurs anglophones.\n