Descriptif du poste:\n\nPour accompagner la croissance de notre activité Power Management et répondre aux besoins de nos clients en densité, consommation d'énergie et fréquence de fonctionnement de leurs circuits intégrés, nous recherchons un-e Ingénieur-e Vérification IP (F/H), basé-e à Meylan (38).\nAu sein de notre équipe vérification, vous serez 100 % dédié-e à la vérification fonctionnelle de produits visant à optimiser l'efficacité énergétique des circuits de nos clients (Edge-IoT, automobile, HPC).\nEn collaboration avec les ingénieurs vérification expérimentés, les tech leads et les concepteurs, vous contribuerez à des stratégies de vérification efficaces, pour atteindre les objectifs de performance et de consommation d'énergie de produits tels que le Maestro Power Manager Unit (PMU) et le capteur Meerkat.\nPour les IPs automobiles, vous participerez à la vérification des exigences ISO 26262 et à l'évaluation de la robustesse des blocs face aux fautes. Ce poste vous permettra d'élargir progressivement votre périmètre - de la simulation UVM vers l'injection de fautes et la vérification formelle.\n \nVos missions\n \nVérification fonctionnelle (UVM)\n* Contribuer à la définition et au suivi du plan de vérification (méthodologie orientée couverture) sur votre périmètre\n* Développer et déboguer des environnements UVM (agents, séquences, scoreboards, RAL, factory) et des testbenches réutilisables (SystemVerilog)\n* Développer les checkers et assertions SVA, déboguer les écarts spécification/RTL\n* Intégrer des VIP protocolaires et développer la couverture protocolaire dédiée\nSûreté de fonctionnement et injection de fautes (ISO 26262)\n* Participer à la vérification des exigences de sûreté (SPFM, LFM, PMHF)\n* Développer et exécuter des campagnes d'injection de fautes, analyser les résultats et alimenter l'analyse FMEDA\n* Monter en compétence sur les outils de vérification formelle de sûreté (FSV)\nCouverture\n* Implémenter la stratégie de couverture fonctionnelle et analyser la couverture de code\n* Analyser les trous de couverture, documenter les exclusions et contribuer à la clôture jusqu'au sign-off\nVérification formelle\n* Développer les propriétés SVA et stratégies de convergence\n* Mettre en œuvre les formal apps pertinentes (FPV, connectivity check, register map check)\n* Analyser les contre-exemples et statuer sur la complétude formelle avec Questa Formal et JasperGold\nMéthodologie et exécution de projet\n* Exploiter les techniques et outils de vérification les plus récents\n* Contribuer à l'amélioration continue de la méthodologie\n* Participer à l'estimation de la charge et au suivi d'avancement\n* Travailler en collaboration étroite avec l'équipe\n\nProfil recherché:\n\nVous êtes sur le point de devenir un Dolphin...\n \nVous êtes diplômé-e d'une école d'ingénieur ou titulaire d'un Master (Bac+5) et justifiez d'au moins 5 ans d'expérience en vérification fonctionnelle de circuits numériques.\nVous faites preuve de curiosité technique, de rigueur d'analyse et avez un goût pour le debug.\n \nCompétences et expériences indispensables :\n* Bonne maîtrise de la méthodologie UVM et première expérience significative sur un environnement de vérification complet\n* Bonne maîtrise de SystemVerilog pour la vérification (classes, contraintes, interfaces, assertions SVA) et capacité à lire et comprendre le RTL (Verilog / SystemVerilog / VHDL)\n* Pratique des techniques de couverture fonctionnelle et de couverture de code, compréhension de la démarche de coverage closure (analyse des trous, waivers)\n* Expérience de vérification d'au moins un protocole de communication standard (APB/AHB/AXI, I2C/SPI/I3C ou équivalent)\n* Bon niveau en scripting (Tcl, Shell, Python, Perl.) pour l'automatisation des flots de vérification et des régressions\n* À l'aise dans un environnement Linux et Windows\n* Pratique des outils EDA de simulation, de couverture et de debug (Cadence, Siemens EDA, Synopsys)\n \nCompétences et expériences appréciées :\n* Sensibilisation à la vérification de sûreté de fonctionnement ISO 26262 et aux campagnes d'injection de fautes\n* Première expérience en vérification formelle (Questa Formal, JasperGold ou équivalent)\n* Familiarité avec SVN et Git