<br />- Définition et spécification d'architectures d'ASIC (Fonctionnelle et Testabilité)<br />- Modélisation en RTL (VHDL, Verilog) avec une emphase sur la conception de modules ASIC.<br />- Vérification de la modélisation dans un environnement ASIC (UVM, .)<br />- Implementation & simulation du Design For Test (DFT, ATPG)<br />- Design physique du circuit jusqu'au GDSII (Synthèse, PlacementRoutage, DRC, LVS)<br /> <br /> <br />Idéalement issu(e) d'une école d'ingénieur ou d'une formation universitaire Bac+5 en (micro)électronique. Tout niveau d'expérience sera considéré, du débutant à l'expert.<br />Le poste est également ouvert aux techniciens expérimenté(e)s (10 ans minimum) spécialisés dans la conception des ASIC.<br /> Compétences recherchées :<br />- Vous avez une expérience sur des ASICs, MPU, MCU ou des FPGA embarquant les ISA ou fonctionnalités suivantes (ARM, RISCV, CML, NOC, PCIe, CXL, DDR, HBM, USB, I3C .)<br />- Codage VHDL et/ou System Verilog ou Verilog ou SystemC (IP, Top, Test Bench, OVM, UVM)<br />- Conception de module RTL (IP) et intégration-création de Top<br />- Vérification virtuelle de modules et d'ASIC Top (RTL & timings - C, C++, UVM)<br />- Design for Test (DFT), implementation, generation, simulation, debug des patterns ATPG<br />- Synthèse, STA, Preuve formelle<br />- Définition des contraintes de placement et de timings<br />- Implémentation et vérification physique (Floorplan, Partitionnement, Pad Ring, Place and Route, DRC, LVS, EMIR, contraintes Package ; DEF/LEF/GDSII)<br />- Support aux équipes & clients après Tape Out<br />- Connaissance des outils EDA ASIC (Cadence, Siemens, Synopsys)<br />- Automatisation de tests (Tcl, Python).