Descriptif du poste: Au sein d'une équipe de spécialistes, vous interviendrez en tant que designer RTL/Verilog pour un projet à destination d'ASIC. Vous aurez en charge la conception d'un ou plusieurs blocs, du design RTL en Verilog et éventuellement la réalisation de testbench. Vous serez donc impliqué(e) dans différentes étapes du cycle en V, mais principalement sur la partie design : * * Analyse de spécifications et standards * Codage RTL (Verilog) * Développement sur DSP * Rédaction et exécution des testbenchs unitaires * Travail avec l'équipe de vérification pour finalisation * Rédaction de la documentation technique Profil recherché: Issu(e) d'une formation Ingénieur/Master 2 en électronique numérique, et vous êtes opérationnel en design RTL (domaine d'application FPGA/ASIC) et justifiez d'au moins 5 ans d'expérience en conception. Vous devez maîtriser :   * Le design RTL en Verilog * La simulation et les outils associés (ModelSim ou équivalent) * Les suites Vivado (Xilinx) et/ou Quartus ou d'autres outils équivalents serait un plus   Anglais courant requis.