Descriptif du poste:\n\nAperçu / Résumé du poste\nNous recherchons des ingénieurs hardware de premier plan pour rejoindre notre équipe. Si vous souhaitez faire partie de notre aventure et nous aider à devenir le principal fournisseur de solutions de plateformes SoC, votre profil nous intéresse.\n Votre mission consistera à implémenter et contribuer à l'amélioration des blocs numériques au sein de produits à prédominance analogique (analog-on-top). Ces produits sont des capteurs de mouvement composés de MEMS de pointe, combinés à des ASIC ainsi qu'à des algorithmes et micrologiciels (firmware) propriétaires, destinés aux marchés du grand public, de l'industrie et de l'automobile. Vous serez un acteur clé du développement RTL to GDS et collaborerez avec les équipes concernées en amont et en aval dans un environnement international.\n \nResponsabilités\n* Générer les contraintes de timing au niveau des blocs, en collaboration avec les équipes RTL et DFT.\n* Prendre en charge la synthèse logique/physique et la vérification formelle, puis développer et valider les directives pour implémenter le réseau d'horloge (clock network).\n* Assurer l'interface avec l'équipe de Physical Design pour mener à bien la convergence timing et physique (closure) des blocs.\n* Générer et promouvoir les contraintes, et mettre en place les méthodes appropriées pour la convergence timing au niveau de la puce (chip level) pour des circuits mixtes analogiques et numériques(AMS).\n* Réaliser l'analyse de timing statique (STA) au niveau des blocs et de la puce, fournir les directives pour la validation finale (STA-Signoff) aux équipes de conception et de Physical Design, et générer d'éventuelles corrections design/timing par ECO.\n* Développer et maintenir les méthodologies et les flux de conception (flows).\n \n\nProfil recherché:\n\nCompétences requises\n* Expérience pratique de plus de 5 ans en synthèse et en convergence de timing (STA) avec analyse de l'intégrité des signaux (SI), OCV et Multi-Mode-Multi-Corner (MMMC).\n* Solide expérience dans le développement et l'implémentation de contraintes de timing, et excellente compréhension de tous les aspects de la convergence temporelle pour divers modes fonctionnels et de test (tels que le scan shift/capture et le BIST/Memory-BIST).\n* Maîtrise des langages HDL (comme le Verilog) et des aspects de l'implémentation physique, afin d'interagir efficacement avec les équipes RTL et Physical Design pour le développement des contraintes et la convergence du timing.\n* Connaissance de l'implémentation de conceptions basse consommation (low power) à l'aide d'UPF/CPF.\n* Bonne connaissance des structures de conception usuelles (telles que le clock gating, les structures de diviseurs d'horloge et les mécanismes de synchronisation).\n* Connaissance des contraintes de timing pour les interfaces standard I2C / SPI / I3C.\n* Maîtrise de l'utilisation des outils standards de l'industrie pour la synthèse, la vérification formelle et la STA (suite d'outils Synopsys).\n* Profonde compréhension des langages de script tels que Tcl / Perl / CShell.\n* Une expérience ou des connaissances en DFT et ATPG seraient un plus.\n* Excellentes compétences en communication orale et écrite indispensables.\n* Excellentes qualités relationnelles et d'analyse, avec la capacité de travailler en équipe pour résoudre les problèmes et cibler les cas critiques.\n* Grande motivation, excellent esprit d'équipe et forte orientation produit.\n \nFormation\n* Diplôme minimum : Bac+3 à Bac+5 (B.S. / Master / Diplôme d'ingénieur) avec une spécialisation en micro-électronique, Télécommunications ou Génie Électrique.\n \nNote : Les candidatures de personnes ayant moins d'expérience mais faisant preuve d'une forte motivation et d'un fort potentiel d'évolution pourront être prises en considération.