Descriptif du poste:\n\nVos missions : \n* Acquérir la connaissance de l'architecture et la microarchitecture de l'ASIC en étudiant les spécifications et en interagissant avec les équipes d'architecture et de design logique.\n* Rédaction des spécifications de vérification.\n* Rédaction des plans de test en étroite collaboration avec l'équipe design logique.\n* Développement des environnements de vérification (UVM-SystemVerilog/C++), les tests et les modèles de couverture\n* Suivre, analyser et debugger les erreurs de simulation.\n* Suivre et analyser les résultats couverture des simulations pour améliorer les tests en conséquence et ainsi atteindre les objectifs de couverture dans les délais impartis.\n\nProfil recherché:\n\nVotre profil :\n* Expérience concrète et réussie à la vérification de SoC/ASIC et IP complexes.\n* Experience avec la méthodologie de vérification UVM.\n* Expérience en développement d'environnements de vérification Constraint-Random/Coverage-Driven en SystemVerilog/C++ (drivers/ monitors, tests aléatoires contraints, checkers auto-vérifiants et modèle de couverture en SystemVerilog-Covergrourp/SVA) et maitrise de la programmation orientée objet\n* Connaissance des outils de simulation et de suivi de couverture\n* Efficacité dans la résolution de problèmes par l'identification rapide de leur cause fondamentale et par l'élaboration de correctifs ou contournements.